LatticeMico32 is a 32-bit microprocessor reduced instruction set computer (RISC) soft core from Lattice Semiconductor optimized for field-programmable gate arrays (FPGAs). It uses a Harvard architecture, which means the instruction and data buses are separate. Bus arbitration logic can be used to combine the two buses, if desired. The CPU core and the development toolchain are available as source-code, allowing third parties to implement changes to the processor architecture.
| Attributes | Values |
|---|
| rdf:type
| |
| rdfs:label
| - LatticeMico32 (fr)
- LatticeMico32 (en)
- LatticeMico32 (ja)
- LatticeMico32 (uk)
|
| rdfs:comment
| - Le LatticeMico32 est un processeur softcore 32 bits produit par Lattice Semiconductor, optimisé pour les FPGA. Il utilise une architecture Harvard. Le LaticeMico32 est sous une licence (en) libre. Cela veut dire que son usage n'est pas restreint aux FPGA Lattice, et qu'il peut être légalement utilisé sur n'importe quelle architecture hôte (FPGA, ASIC, émulation virtuelle...). Le processeur et les outils de développement sont disponibles tous deux sous forme de code source, permettant à des tiers d'implémenter des changements à l'architecture du processeur. (fr)
- LatticeMico32 is a 32-bit microprocessor reduced instruction set computer (RISC) soft core from Lattice Semiconductor optimized for field-programmable gate arrays (FPGAs). It uses a Harvard architecture, which means the instruction and data buses are separate. Bus arbitration logic can be used to combine the two buses, if desired. The CPU core and the development toolchain are available as source-code, allowing third parties to implement changes to the processor architecture. (en)
- LatticeMico32は、ラティスセミコンダクターによる、FPGAに最適化された32ビットマイクロプロセッサのソフトコアである。 LatticeMico32は、オープンなIPコアライセンスで認可されている。つまり、Mico32はラティスのFPGAに制限されず、どのようなホストアーキテクチャ（FPGA, ASIC, 仮想エミュレーション）でも法的に使用可能である。CPUコアと開発ツールチェインはソースコードの形で利用可能であり、サードパーティはプロセッサアーキテクチャに変更を加えることができる。 特徴:
* RISC ロード・ストア アーキテクチャ
* 32ビットデータバス
* 32ビット命令長
* 32個の汎用レジスタ
* 最大32本の外部割り込み
* 変更可能な命令セット
* オプションのキャッシュ
* オプションのパイプラインメモリ
* 2つのメモリインタフェース
* メモリマップドI/O
* 6ステージ命令パイプライン ツールチェイン: (ja)
- LatticeMico32 — 32-розрядне програмне ядро процесора, розроблене компанією і оптимізоване для FPGA. Процесор має гарвардську архітектуру з розділеними шинами команд і даних. При потребі об'єднання шин може використовуватись спеціальний арбітр. Ліцензія на LatticeMico32 є вільною[яка?], що означає можливість легального використання програмного ядра з будь-якою мікросхемою FPGA (не лише виробництва Lattice) або ASIC, а також у програмних емуляторах (таких, як QEMU). Як приклади апаратних платформ для Mico32 можна назвати FPGA Xilinx і Altera. (uk)
|
| foaf:homepage
| |
| name
| |
| dcterms:subject
| |
| Wikipage page ID
| |
| Wikipage revision ID
| |
| Link from a Wikipage to another Wikipage
| |
| sameAs
| |
| dbp:wikiPageUsesTemplate
| |
| design
| |
| designer
| |
| encoding
| |
| open
| |
| type
| |
| has abstract
| - LatticeMico32 is a 32-bit microprocessor reduced instruction set computer (RISC) soft core from Lattice Semiconductor optimized for field-programmable gate arrays (FPGAs). It uses a Harvard architecture, which means the instruction and data buses are separate. Bus arbitration logic can be used to combine the two buses, if desired. LatticeMico32 is licensed under a free (IP) core license. This means that the Mico32 is not restricted to Lattice FPGAs, and can be legally used on any host architecture (FPGA, application-specific integrated circuit (ASIC), or software emulation, e.g., QEMU). It is possible to embed a LatticeMico32 core into Xilinx and Altera FPGAs, in addition to the Lattice Semiconductor parts the LatticeMico32 was developed for. AMD PowerTune uses LatticeMico32. The CPU core and the development toolchain are available as source-code, allowing third parties to implement changes to the processor architecture. (en)
- Le LatticeMico32 est un processeur softcore 32 bits produit par Lattice Semiconductor, optimisé pour les FPGA. Il utilise une architecture Harvard. Le LaticeMico32 est sous une licence (en) libre. Cela veut dire que son usage n'est pas restreint aux FPGA Lattice, et qu'il peut être légalement utilisé sur n'importe quelle architecture hôte (FPGA, ASIC, émulation virtuelle...). Le processeur et les outils de développement sont disponibles tous deux sous forme de code source, permettant à des tiers d'implémenter des changements à l'architecture du processeur. (fr)
- LatticeMico32は、ラティスセミコンダクターによる、FPGAに最適化された32ビットマイクロプロセッサのソフトコアである。 LatticeMico32は、オープンなIPコアライセンスで認可されている。つまり、Mico32はラティスのFPGAに制限されず、どのようなホストアーキテクチャ（FPGA, ASIC, 仮想エミュレーション）でも法的に使用可能である。CPUコアと開発ツールチェインはソースコードの形で利用可能であり、サードパーティはプロセッサアーキテクチャに変更を加えることができる。 特徴:
* RISC ロード・ストア アーキテクチャ
* 32ビットデータバス
* 32ビット命令長
* 32個の汎用レジスタ
* 最大32本の外部割り込み
* 変更可能な命令セット
* オプションのキャッシュ
* オプションのパイプラインメモリ
* 2つのメモリインタフェース
* メモリマップドI/O
* 6ステージ命令パイプライン ツールチェイン:
* GCC - C/C++言語コンパイラ
* GNU Binutils - アセンブラ、リンカ、バイナリユーティリティ
* GDB - デバッガ
* Eclipse - 統合開発環境
* Newlib - C言語ライブラリ
* uCos-II と μITRON - リアルタイムオペレーティングシステム
* μClinux - カーネル (ja)
- LatticeMico32 — 32-розрядне програмне ядро процесора, розроблене компанією і оптимізоване для FPGA. Процесор має гарвардську архітектуру з розділеними шинами команд і даних. При потребі об'єднання шин може використовуватись спеціальний арбітр. Ліцензія на LatticeMico32 є вільною[яка?], що означає можливість легального використання програмного ядра з будь-якою мікросхемою FPGA (не лише виробництва Lattice) або ASIC, а також у програмних емуляторах (таких, як QEMU). Як приклади апаратних платформ для Mico32 можна назвати FPGA Xilinx і Altera. Опис ядра процесора і всі інструменти розробки доступні у форматі з відкритим початковим кодом. Таким чином, будь-хто може при потребі вносити зміни у архітектуру процесора. (uk)
|
| bits
| |
| branching
| |
| endianness
| |
| extensions
| |
| gpr
| |
| gold:hypernym
| |
| prov:wasDerivedFrom
| |
| page length (characters) of wiki page
| |
| foaf:isPrimaryTopicOf
| |
| is Link from a Wikipage to another Wikipage
of | |
![[RDF Data]](/fct/images/sw-rdf-blue.png)
![[cxml]](/fct/images/cxml_doc.png)
![[csv]](/fct/images/csv_doc.png)
![[text]](/fct/images/ntriples_doc.png)
![[turtle]](/fct/images/n3turtle_doc.png)
![[ld+json]](/fct/images/jsonld_doc.png)
![[rdf+json]](/fct/images/json_doc.png)
![[rdf+xml]](/fct/images/xml_doc.png)
![[atom+xml]](/fct/images/atom_doc.png)
![[html]](/fct/images/html_doc.png)