| rdfs:comment
| - التصميم المنطقي (Logic Design) أو التصميم الرقمي (Digital Design) هو علم متخصص بالدوائر الإلكترونية الرقمية، التي تُستخدم في تصميم نظم كالحواسيب الرقمية (digital computers) والآلات الحاسبة الإلكترونيـة (electronic calculators) ومعدات الاتصال الرقمية وتطبيقات أخرى عديدة تتطلب معدات رقمية إلكترونية. (ar)
- In computer engineering, logic synthesis is a process by which an abstract specification of desired circuit behavior, typically at register transfer level (RTL), is turned into a design implementation in terms of logic gates, typically by a computer program called a synthesis tool. Common examples of this process include synthesis of designs specified in hardware description languages, including VHDL and Verilog. Some synthesis tools generate bitstreams for programmable logic devices such as PALs or FPGAs, while others target the creation of ASICs. Logic synthesis is one aspect of electronic design automation. (en)
- En électronique, la synthèse logique (anglais : RTL synthesis) est la traduction d'une forme abstraite de description du comportement d'un circuit (voir Register Transfer Level) en sa réalisation concrète sous forme de portes logiques. Le point de départ peut être un langage de description de matériel comme VHDL ou Verilog, un schéma logique du circuit. D'autres sources sont venues s'additionner depuis les années 2010, comme l'utilisation de la programmation en OpenCL. Le point d'arrivée peut être un code objet pour un CPLD ou FPGA ou la création d'un ASIC. (fr)
- 論理合成（ろんりごうせい、英: logic synthesis）は、抽象的な回路の動作に関する記述（レジスタ転送レベルなど）から論理回路の実装設計を行う工程である。一般にVHDLやVerilogなどのハードウェア記述言語が使われる。ツールによっては、PAL や FPGA といったプログラマブルロジックデバイス向けの を生成する。また、ASIC向けの生成を行うツールもある。論理合成はEDAの一部である。 (ja)
- A síntese lógica é uma das etapas na produção de um IPcore. A partir de um algoritmo escrito em uma HDL (linguagem de descrição de hardware), o objetivo dessa atividade é refinar o código implementado, através da transformação de um código RTL (register transfer level) para o nível de portas lógicas. Essa atividade pode ser realizada manualmente ou usando ferramentas de síntese. As etapas são: refinamento do código RTL para o nível de Netlist e execução de verificação para eliminar os erros da sintetização. O artefato de entrada é o componente em RTL. O artefato de saída é a componente de Netlist. (pt)
- В електроніці, синтез логіки — процес за допомогою якого абстрактний опис бажаної поведінки електронної схеми, як правило на рівні передачі регістрів (англ. Register-transfer level, RTL), перетворюється на конструкторську реалізацію в термінах логічних вентилів, як правило за допомогою комп'ютерної програми, що відноситься до класу засобів синтезування (англ. synthesis tool). Типовим прикладом цієї процедури є синтез проєктів, описаних мовами опису апаратури (англ. hardware description language), до яких відносяться VHDL та Verilog. Деякі засоби синтезування генерують бітові потоки для ПЛІС компонентів таких як PAL або FPGA, в той час як інші мають на меті створювати ASIC компоненти. Синтез логіки є одним із аспектів автоматизації проєктування електронних систем. (uk)
- 在集成电路设计中，邏輯合成（英語：logic synthesis）是所设计数字电路的高抽象级描述，经过布尔函数化简、优化后，转换到的逻辑门级别的电路连线网表的过程。 (zh)
- Логический синтез в электронике — процесс получения списка соединений логических вентилей из абстрактной модели поведения логической схемы (например, на уровне регистровых передач). Наиболее распространенный пример этого процесса — синтез спецификаций, написанных на языках описания аппаратуры. Синтез выполняют программы-синтезаторы, способные оптимизировать проект согласно различным особенностям устройства, таким как временные ограничения, площадь и используемые компоненты. Такие программы обычно специализируются на генерации битовых потоков для программируемой логики или создании интегральных схем специального назначения. Логический синтез является составной частью автоматизации проектирования электронных приборов. (ru)
- Στη λογική σχεδίαση επιχειρείται είτε με τους κανόνες της άλγεβρας Boole είτε με τα (Karnaugh map) να μετασχηματιστεί ένα κύκλωμα του οποίου έχουμε δημιουργήσει τον πίνακα αληθείας σε ένα είτε πιο απλό είτε διαφορετικής υλοποίησης (με διαφορετικές λογικές πύλες). Σκοπός της λογικής σχεδίασης είναι η αξιοποίηση της άλγεβρας Μπουλ για την περιγραφή της λειτουργίας ενός ηλεκτρονικού συνήθως κυκλώματος. Κάθε στοιχείο στο φυσικό κύκλωμα έχει ακριβώς δύο επιτρεπτές καταστάσεις, οι οποίες συμβολίζονται με 0 και 1. (el)
- Die Logiksynthese ist ein Bereich der technischen Informatik und Elektrotechnik/Nachrichtentechnik, der sich mit dem Entwurf von elektronischen Schaltungen beschäftigt, die eine boolesche Funktion realisieren. Basis ist die boolesche Algebra. Ziel ist es, aus den vielen Möglichkeiten zur Realisierung einer Booleschen Funktion die kostengünstigste zu finden. Für die Realisierung von Booleschen Funktionen durch ein PLA bedeutet kostengünstig, eine Boolesche Funktion mit möglichst wenig Zeilen (entsprechend den Monomen des Booleschen Ausdrucks) sowie insgesamt möglichst wenig Transistoren pro Zeile (entsprechend den Literalen des Booleschen Ausdrucks) zu finden. Dies wird mit dem Verfahren nach Quine und McCluskey oder der veralteten Methode des Karnaugh-Veitch-Diagramms erreicht. (de)
|
![[RDF Data]](/fct/images/sw-rdf-blue.png)
![[cxml]](/fct/images/cxml_doc.png)
![[csv]](/fct/images/csv_doc.png)
![[text]](/fct/images/ntriples_doc.png)
![[turtle]](/fct/images/n3turtle_doc.png)
![[ld+json]](/fct/images/jsonld_doc.png)
![[rdf+json]](/fct/images/json_doc.png)
![[rdf+xml]](/fct/images/xml_doc.png)
![[atom+xml]](/fct/images/atom_doc.png)
![[html]](/fct/images/html_doc.png)