| rdfs:comment
| - SSE5 (pour Streaming SIMD Extensions version 5) annoncé par AMD le 30 août 2007, est un jeu d’instructions supplémentaires 128-bit pour l'architecture AMD64 du processeur Bulldozer dont la production a commencé en 2011. (fr)
- SSE5 (Streaming SIMD Extensions version 5) era una extensió al set d'instruccions del processador proposat per AMD el 30 d'agost de 2007, com a suplement a les instruccions SSE de 128 bits precentes en l'arquitectura AMD64. AMD va escollir no implementar SSE5 com havia proposat inicialment. El mes de maig de 2009, AMD va reemplaçar SSE5 amb tres extensions al set d'instruccions anomenats XOP, FMA i CVT16, els quals retenen la funcionalitat proposada per SSE5, però codifiquen les instruccions de forma compatible amb el set d'instruccions AVX proposat per Intel. (ca)
- SSE5 (Streaming SIMD Extensions 5) war eine geplante Befehlssatzerweiterung von AMD für x86-Prozessoren. Sie umfasste 47 Befehle, die vor allem zur Beschleunigung bestimmter Algorithmen, beispielsweise FFT, DCT oder der Verschlüsselung mit AES, geeignet sein sollten. Unter anderem enthielt SSE5 so genannte Drei-Operanden-Befehle, die das Rechenergebnis nicht in einem der beiden Ursprungsregister, sondern in einem dritten abspeichern, was potenziell zu weniger Maschinenbefehlen im Programmcode und somit zu einer höheren Ausführungsgeschwindigkeit führt. Die Befehle selbst fußten auf 128 Bit breiten Operanden und konnten somit unter anderem mit bis zu vier 32-Bit-Werten gleichzeitig arbeiten. AMD plante, eine SSE5-Recheneinheit im Bulldozer-Kern einzubauen. (de)
- SSE5 (Streaming SIMD Extensions version 5) era una extensión al set de instrucciones de procesador propuesto por AMD el 30 de agosto de 2007, como suplemento a las instrucciones SSE de 128 bits precentes en la arquitectura AMD64. AMD escogió no implementar SSE5 como había propuesto inicialmente. En mayo de 2009, AMD reemplazó SSE5 con tres extensiones al set de instrucciones llamados , y , los cuales retienen la funcionalidad propuesta por SSE5, pero codifican las instrucciones de forma compatible con el set de instrucciones AVX propuesto por Intel. (es)
- The SSE5 (short for Streaming SIMD Extensions version 5) was a SIMD instruction set extension proposed by AMD on August 30, 2007 as a supplement to the 128-bit SSE core instructions in the AMD64 architecture. AMD chose not to implement SSE5 as originally proposed. In May 2009, AMD replaced SSE5 with three smaller instruction set extensions named as XOP, FMA4, and F16C, which retain the proposed functionality of SSE5, but encode the instructions differently for better compatibility with Intel's proposed AVX instruction set. (en)
- Streaming SIMD Extensions 5 (SSE5) – rozszerzenie listy rozkazów SIMD dostępnych w procesorach x86, zdefiniowane przez firmę AMD 30 sierpnia 2007 roku; pierwszym procesorem implementującym SSE5 będzie „” produkowany od 2011 roku. Szczegóły na temat sposobu kodowania instrukcji zostały zrewidowane w maju 2009, ze względu na lepszą kompatybilność z zestawem instrukcji AVX autorstwa Intela. SSE5 definiuje także nowy typ danych: 16-bitową liczbę zmiennoprzecinkową; na mantysę liczby przeznaczono 10 bitów, na wykładnik 5 bitów, a znak – jeden bit. (pl)
- SSE5 (англ. Streaming SIMD Extensions version 5) — расширение системы команд, предложенное AMD 30 августа 2007 г. как дополнение к 128-битным командам ядра в архитектуре AMD64. AMD решила не реализовывать SSE5 так, как предлагалось изначально. В мае 2009 AMD заменила SSE5 тремя меньшими наборами команд, названными XOP, FMA4 и , которые сохраняют предложенную функциональность SSE5, но по-другому кодируют инструкции для лучшей совместимости с набором команд AVX, предложенным компанией Intel. (ru)
- SSE5 (англ. Streaming SIMD Extensions version 5 ) — розширення системи команд, запропоноване AMD 30 серпня 2007, як доповнення до 128-розрядних інструкцій ядра SSE в архітектурі AMD64. AMD вирішила не втілювати SSE5 так, як пропонувалося спочатку. У травні 2009 року AMD замінила SSE5 трьома меншими наборами команд, названими XOP, і , які зберігають запропоновану функціональність SSE5, але по-іншому кодують інструкції для кращої сумісності з набором команд AVX, запропонованим компанією Intel. (uk)
|
| has abstract
| - SSE5 (Streaming SIMD Extensions version 5) era una extensió al set d'instruccions del processador proposat per AMD el 30 d'agost de 2007, com a suplement a les instruccions SSE de 128 bits precentes en l'arquitectura AMD64. AMD va escollir no implementar SSE5 com havia proposat inicialment. El mes de maig de 2009, AMD va reemplaçar SSE5 amb tres extensions al set d'instruccions anomenats XOP, FMA i CVT16, els quals retenen la funcionalitat proposada per SSE5, però codifiquen les instruccions de forma compatible amb el set d'instruccions AVX proposat per Intel. Aquestes tres instruccions derivades seran introduïdes en el microprocessador Bulldozer. (ca)
- SSE5 (Streaming SIMD Extensions version 5) era una extensión al set de instrucciones de procesador propuesto por AMD el 30 de agosto de 2007, como suplemento a las instrucciones SSE de 128 bits precentes en la arquitectura AMD64. AMD escogió no implementar SSE5 como había propuesto inicialmente. En mayo de 2009, AMD reemplazó SSE5 con tres extensiones al set de instrucciones llamados , y , los cuales retienen la funcionalidad propuesta por SSE5, pero codifican las instrucciones de forma compatible con el set de instrucciones AVX propuesto por Intel. Estas tres instrucciones derivadas serán introducidas en el microprocesador . (es)
- SSE5 (Streaming SIMD Extensions 5) war eine geplante Befehlssatzerweiterung von AMD für x86-Prozessoren. Sie umfasste 47 Befehle, die vor allem zur Beschleunigung bestimmter Algorithmen, beispielsweise FFT, DCT oder der Verschlüsselung mit AES, geeignet sein sollten. Unter anderem enthielt SSE5 so genannte Drei-Operanden-Befehle, die das Rechenergebnis nicht in einem der beiden Ursprungsregister, sondern in einem dritten abspeichern, was potenziell zu weniger Maschinenbefehlen im Programmcode und somit zu einer höheren Ausführungsgeschwindigkeit führt. Die Befehle selbst fußten auf 128 Bit breiten Operanden und konnten somit unter anderem mit bis zu vier 32-Bit-Werten gleichzeitig arbeiten. AMD plante, eine SSE5-Recheneinheit im Bulldozer-Kern einzubauen. Noch vor Einführung der Bulldozer-Architektur disponierte AMD jedoch um. Zuerst gab AMD bekannt, Bulldozer auf mindestens 2011 zu verschieben, was nach dem ursprünglichen Zeitplan 2009 und der vormaligen Verschiebung auf 2010 immerhin ein weiteres Jahr Verzug bedeutete. Am 6. Mai 2009 gab AMD in seinem Techblog bekannt, dass SSE5 in der ursprünglichen Version gestrichen sei. Stattdessen habe man Intels kommendes SIMD-Modell AVX übernommen, das statt 128 Bit breite Register (wie bei SSE5 vorgesehen) nun 256 Bit breite Register bereitstellen kann. Offenbar wollte man nicht ein zweites 3DNow!-Desaster erleben. Damals (1998) hatte AMD schon einmal versucht, eine eigene, zu Intel inkompatible SIMD-Erweiterung zu etablieren, welche sich gegen Intels SSE jedoch nicht durchsetzen konnte. In der ursprünglichen Fassung der Spezifikationen enthielt Intels AVX FMA-Operationen in der 4-Operanden-Form (FMA4). AMD übernahm diese Spezifikation. In der neuesten Intel-AVX-Spezifikation vom Januar 2009 ist von FMA4 jedoch nichts mehr zu lesen. AMD wird die neuen FMA3-Befehle ebenfalls unterstützen, wird die ursprünglich geplanten FMA4-Befehle deswegen aber nicht streichen und diese weiterhin zur Verfügung stellen. (de)
- The SSE5 (short for Streaming SIMD Extensions version 5) was a SIMD instruction set extension proposed by AMD on August 30, 2007 as a supplement to the 128-bit SSE core instructions in the AMD64 architecture. AMD chose not to implement SSE5 as originally proposed. In May 2009, AMD replaced SSE5 with three smaller instruction set extensions named as XOP, FMA4, and F16C, which retain the proposed functionality of SSE5, but encode the instructions differently for better compatibility with Intel's proposed AVX instruction set. The three SSE5-derived instruction sets were introduced in the Bulldozer processor core, released in October 2011 on a 32 nm process. (en)
- SSE5 (pour Streaming SIMD Extensions version 5) annoncé par AMD le 30 août 2007, est un jeu d’instructions supplémentaires 128-bit pour l'architecture AMD64 du processeur Bulldozer dont la production a commencé en 2011. (fr)
- Streaming SIMD Extensions 5 (SSE5) – rozszerzenie listy rozkazów SIMD dostępnych w procesorach x86, zdefiniowane przez firmę AMD 30 sierpnia 2007 roku; pierwszym procesorem implementującym SSE5 będzie „” produkowany od 2011 roku. Szczegóły na temat sposobu kodowania instrukcji zostały zrewidowane w maju 2009, ze względu na lepszą kompatybilność z zestawem instrukcji AVX autorstwa Intela. SSE5 dodaje 82 nowe rozkazy: 30 działających na liczbach zmiennoprzecinkowych oraz 52 na liczbach całkowitych – w sumie SSE5 składa się ze 170 instrukcji, spośród których wiele zostało zaprojektowanych aby zwiększyć wydajność aplikacji jednowątkowych. Prawie wszystkie wykonują działania arytmetyczne i logiczne na wektorach, tj. mnożenie, dodawanie/odejmowanie lub oba naraz, a także przesunięcia lub obroty bitowe. Są również rozkazy pozwalające zaokrąglać liczby, pobierać część ułamkową, porównywać oraz przepisywać wybrane elementy wektorów. Część instrukcji przyjmuje 3 argumenty wektorowe, z czego jeden jest argumentem docelowym, tj. do niego wpisywany jest wynik działania (rozwiązanie zapożyczone z architektury RISC). Takie rozwiązanie zwiększa średnią ilość instrukcji na cykl dostępną dla kodu x86. Dotychczas praktycznie wszystkie instrukcje, nie tylko SSE, były dwuargumentowe, z czego jeden argument był równocześnie docelowy (nadpisywany) i dlatego w wielu przypadkach musiał zostać uprzednio zapamiętany – zaproponowane rozwiązanie eliminuje przynajmniej jedno przypisanie, co upraszcza i skraca kod programu, a także ma pozytywny wpływ na szybkość obliczeń. Dzięki wprowadzeniu wieloargumentowych instrukcji możliwe stało się wygodne zrealizowanie instrukcji akumulujących wyniki mnożenia (wektorów lub skalarów liczb całkowitych, bądź zmiennoprzecinkowych) – rozkazy FxMADDxx, FxMSUBxx, PMACxxx, PMADxxx działają według schematu SSE5 definiuje także nowy typ danych: 16-bitową liczbę zmiennoprzecinkową; na mantysę liczby przeznaczono 10 bitów, na wykładnik 5 bitów, a znak – jeden bit. AMD twierdzi, że ich instrukcje SSE5 będą zapewniały bardzo duży wzrost wydajnościowy, zwłaszcza w systemach (ang. High Performance Computing), przetwarzaniu multimediów oraz komputerowych systemach bezpieczeństwa. W tych ostatnich nastąpi 5-krotny przyrost wydajności przy szyfrowaniu AES (ang. Advanced Encryption Standard) i 30% wzrost przy przetwarzaniu dyskretnej transformaty kosinusowej (DCT) wykorzystywanej w strumieniach video. (pl)
- SSE5 (англ. Streaming SIMD Extensions version 5) — расширение системы команд, предложенное AMD 30 августа 2007 г. как дополнение к 128-битным командам ядра в архитектуре AMD64. AMD решила не реализовывать SSE5 так, как предлагалось изначально. В мае 2009 AMD заменила SSE5 тремя меньшими наборами команд, названными XOP, FMA4 и , которые сохраняют предложенную функциональность SSE5, но по-другому кодируют инструкции для лучшей совместимости с набором команд AVX, предложенным компанией Intel. Планируется введение этих трёх наборов команд, основанных на SSE5, в ядро процессора Bulldozer для того, чтобы начать производство в 2011 г. с использованием 32 нм технологического процесса. (ru)
- SSE5 (англ. Streaming SIMD Extensions version 5 ) — розширення системи команд, запропоноване AMD 30 серпня 2007, як доповнення до 128-розрядних інструкцій ядра SSE в архітектурі AMD64. AMD вирішила не втілювати SSE5 так, як пропонувалося спочатку. У травні 2009 року AMD замінила SSE5 трьома меншими наборами команд, названими XOP, і , які зберігають запропоновану функціональність SSE5, але по-іншому кодують інструкції для кращої сумісності з набором команд AVX, запропонованим компанією Intel. Три набори інструкцій, отриманих від SSE5, були представлені в ядрі процесора , випущеному в жовтні 2011 року за технологією 32 нм. (uk)
|
![[RDF Data]](/fct/images/sw-rdf-blue.png)
![[cxml]](/fct/images/cxml_doc.png)
![[csv]](/fct/images/csv_doc.png)
![[text]](/fct/images/ntriples_doc.png)
![[turtle]](/fct/images/n3turtle_doc.png)
![[ld+json]](/fct/images/jsonld_doc.png)
![[rdf+json]](/fct/images/json_doc.png)
![[rdf+xml]](/fct/images/xml_doc.png)
![[atom+xml]](/fct/images/atom_doc.png)
![[html]](/fct/images/html_doc.png)