Shallow trench isolation (STI), also known as box isolation technique, is an integrated circuit feature which prevents electric current leakage between adjacent semiconductor device components. STI is generally used on CMOS process technology nodes of 250 nanometers and smaller. Older CMOS technologies and non-MOS technologies commonly use isolation based on LOCOS. Certain semiconductor fabrication technologies also include , a related feature often found in analog integrated circuits.
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| - Aïllament de rases superficials (ca)
- Grabenisolation (de)
- シャロートレンチアイソレーション (ja)
- Shallow trench isolation (en)
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| - 半導体デバイスのシャロートレンチアイソレーション（英: Shallow trench isolation）またはSTIとは、隣接する素子間でのリーク電流を防ぎ、耐圧を確保するための集積回路の素子分離構造の一つ。ボックスアイソレーションテクニック（英: box isolation technique）とも呼ばれる。STIは一般的にテクノロジーノード以下のCMOSプロセスで用いられる。それ以前のCMOSテクノロジーやnon-MOSテクノロジーでは、一般的にLOCOSに基づく素子分離構造を用いる。 一部の半導体製造テクノロジーではも用いられ、で見られる。 トレンチエッジの効果は「逆狭チャネル効果（reverse narrow channel effect）」、または「逆狭幅効果（inverse narrow width effect）」と呼ばれる閾値電圧の変動を起こす。 端部での電界増加のため、伝導チャネル（反転層）が形成しやすくなり、閾値電圧が低下する。狭いトランジスタ幅では実効的に閾値電圧が低下する。 その結果、閾値電圧以下の伝導よりも実質大きいサブスレッショルド伝導電流が電子デバイスの問題となる。 (ja)
- Die Grabenisolation (englisch shallow trench isolation, STI, auch box isolation technique, BIT) ist ein Verfahren der Halbleitertechnik zur elektrischen Isolation einzelner Bauelemente (meist MIS-Feldeffekttransistoren) auf integrierten Schaltkreisen (IC). Dazu werden zwischen den elektrisch aktiven Gebieten ca. 250 bis 700 nm tiefe Gräben erzeugt und mit einem elektrisch isolierenden Material (meist Siliziumdioxid) aufgefüllt. Ein ähnlicher Prozess wird auch bei anderen Halbleiterprodukten eingesetzt, beispielsweise bei Hochleistungsbipolartransistoren oder analogen integrierten Schaltkreisen. Dabei werden Grabentiefen von ca. 5 µm eingesetzt. Zur Unterscheidung von der „flachen Grabenisolation“ (STI, shallow = dt. flach) wird dieser Prozess als „tiefe Grabenisolation“ (engl. deep trench (de)
- Shallow trench isolation (STI), also known as box isolation technique, is an integrated circuit feature which prevents electric current leakage between adjacent semiconductor device components. STI is generally used on CMOS process technology nodes of 250 nanometers and smaller. Older CMOS technologies and non-MOS technologies commonly use isolation based on LOCOS. Certain semiconductor fabrication technologies also include , a related feature often found in analog integrated circuits. (en)
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| - Die Grabenisolation (englisch shallow trench isolation, STI, auch box isolation technique, BIT) ist ein Verfahren der Halbleitertechnik zur elektrischen Isolation einzelner Bauelemente (meist MIS-Feldeffekttransistoren) auf integrierten Schaltkreisen (IC). Dazu werden zwischen den elektrisch aktiven Gebieten ca. 250 bis 700 nm tiefe Gräben erzeugt und mit einem elektrisch isolierenden Material (meist Siliziumdioxid) aufgefüllt. Ein ähnlicher Prozess wird auch bei anderen Halbleiterprodukten eingesetzt, beispielsweise bei Hochleistungsbipolartransistoren oder analogen integrierten Schaltkreisen. Dabei werden Grabentiefen von ca. 5 µm eingesetzt. Zur Unterscheidung von der „flachen Grabenisolation“ (STI, shallow = dt. flach) wird dieser Prozess als „tiefe Grabenisolation“ (engl. deep trench isolation, DTI, deep = dt. tief) bezeichnet. Darüber hinaus gibt es noch eine Reihe unterschiedlicher Isolationsmethoden, die ebenfalls einen mehr oder weniger tiefen, mit elektrisch isolierendem Material gefüllten Graben nutzen. (de)
- Shallow trench isolation (STI), also known as box isolation technique, is an integrated circuit feature which prevents electric current leakage between adjacent semiconductor device components. STI is generally used on CMOS process technology nodes of 250 nanometers and smaller. Older CMOS technologies and non-MOS technologies commonly use isolation based on LOCOS. STI is created early during the semiconductor device fabrication process, before transistors are formed. The key steps of the STI process involve etching a pattern of trenches in the silicon, depositing one or more dielectric materials (such as silicon dioxide) to fill the trenches, and removing the excess dielectric using a technique such as chemical-mechanical planarization.[1] Certain semiconductor fabrication technologies also include , a related feature often found in analog integrated circuits. The effect of the trench edge has given rise to what has recently been termed the "reverse narrow channel effect" or "inverse narrow width effect". Basically, due to the electric field enhancement at the edge, it is easier to form a conducting channel (by inversion) at a lower voltage. The threshold voltage is effectively reduced for a narrower transistor width. The main concern for electronic devices is the resulting subthreshold leakage current, which is substantially larger after the threshold voltage reduction. (en)
- 半導体デバイスのシャロートレンチアイソレーション（英: Shallow trench isolation）またはSTIとは、隣接する素子間でのリーク電流を防ぎ、耐圧を確保するための集積回路の素子分離構造の一つ。ボックスアイソレーションテクニック（英: box isolation technique）とも呼ばれる。STIは一般的にテクノロジーノード以下のCMOSプロセスで用いられる。それ以前のCMOSテクノロジーやnon-MOSテクノロジーでは、一般的にLOCOSに基づく素子分離構造を用いる。 一部の半導体製造テクノロジーではも用いられ、で見られる。 トレンチエッジの効果は「逆狭チャネル効果（reverse narrow channel effect）」、または「逆狭幅効果（inverse narrow width effect）」と呼ばれる閾値電圧の変動を起こす。 端部での電界増加のため、伝導チャネル（反転層）が形成しやすくなり、閾値電圧が低下する。狭いトランジスタ幅では実効的に閾値電圧が低下する。 その結果、閾値電圧以下の伝導よりも実質大きいサブスレッショルド伝導電流が電子デバイスの問題となる。 (ja)
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