TILE64 is a VLIW ISA multicore processor manufactured by Tilera. It consists of a mesh network of 64 "tiles", where each tile houses a general purpose processor, cache, and a non-blocking router, which the tile uses to communicate with the other tiles on the processor. TILE64 has four DDR2 controllers, two 10-gigabit Ethernet interfaces, two four-lane PCIe interfaces, and a "flexible" input/output interface, which can be software-configured to handle a number of protocols. The processor is fabricated using a 90 nm process and runs at speeds of 600 to 900 MHz.
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- 타일64 (ko)
- TILE64 (en)
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| - 타일64는 에서 생산하는 90~45 나노미터 공정의 기반의 64코어 마이크로프로세서이며2개의 DDR2 메모리 컨트롤러, 2개의 기가비트급 , 2개의 10기가비트급 등의 I/O인터페이스가 마이크로프로세서내에 내장되어 있어, 노스브리지나 사우스브리지 등의 칩셋은 필요가 없다. 이 마이크로프로세서는 서버나 워크스테이션급의 컴퓨터에 쓰이게 된다. 또한 8x8의 격자모양으로 코어를 늘어놓아 각 코어간의 통신의 지연시간을 삭감시킬 수 있다. 코어당 소모전력은 170mW ~ 300mW, 각 코어당 독립적으로 리눅스나 다른 운영체제를 구동 할 수도 있고, 코어를 모아서 멀티쓰레딩으로 운영체제를 작동시킬 수도 있다. 이처럼 다수의 프로세서를 집적하는 경우, 프로세서의 속도를 올리는 것보다 프로세서의 수를 증가시켜 성능 향상을 도모하기 때문에 각 코어의 속도보다는 공간과 전력 소모가 중요한 요소가 된다. (ko)
- TILE64 is a VLIW ISA multicore processor manufactured by Tilera. It consists of a mesh network of 64 "tiles", where each tile houses a general purpose processor, cache, and a non-blocking router, which the tile uses to communicate with the other tiles on the processor. TILE64 has four DDR2 controllers, two 10-gigabit Ethernet interfaces, two four-lane PCIe interfaces, and a "flexible" input/output interface, which can be software-configured to handle a number of protocols. The processor is fabricated using a 90 nm process and runs at speeds of 600 to 900 MHz. (en)
- TILE64 è un microcontrollore sviluppato dalla Tilera Corporation. Il microcontrollore è formato da 64 processori elementari chiamati "Tile" collegati da una . Ogni tile include un core di calcolo, una propria cache e un router non bloccante utilizzato per smistare le comunicazioni tra i tile del processore. La rete permette una velocità di comunicazione massima di 500 Gbit tra un tile e i quattro tile adiacenti. (it)
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| - TILE64 is a VLIW ISA multicore processor manufactured by Tilera. It consists of a mesh network of 64 "tiles", where each tile houses a general purpose processor, cache, and a non-blocking router, which the tile uses to communicate with the other tiles on the processor. The short-pipeline, in-order, three-issue cores implement a MIPS-inspired VLIW instruction set. Each core has a register file and three functional units: two integer arithmetic logic units and a load-store unit. Each of the cores ("tile") has its own L1 and L2 caches plus an overall virtual L3 cache which is an aggregate of all the L2 caches. A core is able to run a full operating system on its own or multiple cores can be used to run a symmetrical multi-processing operating system. TILE64 has four DDR2 controllers, two 10-gigabit Ethernet interfaces, two four-lane PCIe interfaces, and a "flexible" input/output interface, which can be software-configured to handle a number of protocols. The processor is fabricated using a 90 nm process and runs at speeds of 600 to 900 MHz. According to CTO and co-founder Anant Agarwal, Tilera will target the chip at networking equipment and digital video markets where the demands for computing processing are high. Support for the TILE64 architecture was added to Linux kernel version 2.6.36 but was dropped in kernel version 4.16. A non-official LLVM back-end for Tilera exists. (en)
- 타일64는 에서 생산하는 90~45 나노미터 공정의 기반의 64코어 마이크로프로세서이며2개의 DDR2 메모리 컨트롤러, 2개의 기가비트급 , 2개의 10기가비트급 등의 I/O인터페이스가 마이크로프로세서내에 내장되어 있어, 노스브리지나 사우스브리지 등의 칩셋은 필요가 없다. 이 마이크로프로세서는 서버나 워크스테이션급의 컴퓨터에 쓰이게 된다. 또한 8x8의 격자모양으로 코어를 늘어놓아 각 코어간의 통신의 지연시간을 삭감시킬 수 있다. 코어당 소모전력은 170mW ~ 300mW, 각 코어당 독립적으로 리눅스나 다른 운영체제를 구동 할 수도 있고, 코어를 모아서 멀티쓰레딩으로 운영체제를 작동시킬 수도 있다. 이처럼 다수의 프로세서를 집적하는 경우, 프로세서의 속도를 올리는 것보다 프로세서의 수를 증가시켜 성능 향상을 도모하기 때문에 각 코어의 속도보다는 공간과 전력 소모가 중요한 요소가 된다. (ko)
- TILE64 è un microcontrollore sviluppato dalla Tilera Corporation. Il microcontrollore è formato da 64 processori elementari chiamati "Tile" collegati da una . Ogni tile include un core di calcolo, una propria cache e un router non bloccante utilizzato per smistare le comunicazioni tra i tile del processore. La rete permette una velocità di comunicazione massima di 500 Gbit tra un tile e i quattro tile adiacenti. Ogni core ha una pipeline corta a tre stadi in grado di eseguire un set di istruzioni in ordine derivate da quelle dell'architettura MIPS ma estese per essere istruzioni VLIW. Ogni core ha una serie di registro e tre unità funzionali, due ALU per gli interi e un'unità load-store. Ogni tile ha una cache L1 da 8 KB per i dati, 8 KB per le istruzioni e una cache L2 da 64 KB. I tile possono vedere una cache L3 formata da tutte le cache L2 dei core da 5 MB. Ogni tile può eseguire un sistema operativo completo e più core possono essere combinati per eseguire un sistema operativo in modalità SMP. Mediamente ogni tile consuma 300 milliWatt e il processore complessivamente può sviluppare di picco 192 miliardi di operazioni su interi al secondo. Il TILE64 ha quattro controller DDR2, due interfacce Ethernet da 10 Gigabit, due interfacce PCI e un'interfaccia di input/output flessibile che può essere programmata per gestire molteplici protocolli. Il processore è prodotto con un processo a 90 nm e con frequenze di funzionamento comprese tra i 600 e i 900 MHz. Secondo il CTO e cofondatore , Tilera mira a produrre processori per dispositivi di rete e per dispositivi video, mercati che richiedono elevate potenze di calcolo e non necessitano di compatibilità con le architetture X86. (it)
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