The Wishbone Bus is an open source hardware computer bus intended to let the parts of an integrated circuit communicate with each other. The aim is to allow the connection of differing cores to each other inside of a chip. The Wishbone Bus is used by many designs in the OpenCores project. Wishbone is intended as a "logic bus". It does not specify electrical information or the bus topology. Instead, the specification is written in terms of "signals", clock cycles, and high and low levels. The Simple Bus Architecture is a simplified version of the Wishbone specification.
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| - Wishbone (bus informatique) (fr)
- Wishbone (ru)
- Wishbone (computer bus) (en)
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| - Le bus Wishbone est un bus de matériel informatique libre destiné à permettre à différents circuits intégrés de communiquer entre eux. L'objectif est de permettre une connexion de différents cœurs entre eux dans un circuit. Un très grand nombre de conception open-source pour des CPUs, ou des périphériques auxiliaires, ont été adaptés à l'interface Wishbone. Beaucoup peuvent être trouvés chez (en), une fondation qui essaie de rendre disponible le matériel open-source. (fr)
- The Wishbone Bus is an open source hardware computer bus intended to let the parts of an integrated circuit communicate with each other. The aim is to allow the connection of differing cores to each other inside of a chip. The Wishbone Bus is used by many designs in the OpenCores project. Wishbone is intended as a "logic bus". It does not specify electrical information or the bus topology. Instead, the specification is written in terms of "signals", clock cycles, and high and low levels. The Simple Bus Architecture is a simplified version of the Wishbone specification. (en)
- Шина Wishbone — параллельная компьютерная шина для объединения модулей в системе на кристалле. Шина описана в открытой спецификации, и широко используется в проектах цифровых систем с открытым исходным кодом на сайте OpenCores.org. Изначально шина была создана корпорацией Silicore Corporation. Стандарт допускает присутствие нескольких ведущих устройств в системе, а также различные топологии соединения модулей. Общие характеристики: (ru)
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| - Le bus Wishbone est un bus de matériel informatique libre destiné à permettre à différents circuits intégrés de communiquer entre eux. L'objectif est de permettre une connexion de différents cœurs entre eux dans un circuit. Un très grand nombre de conception open-source pour des CPUs, ou des périphériques auxiliaires, ont été adaptés à l'interface Wishbone. Beaucoup peuvent être trouvés chez (en), une fondation qui essaie de rendre disponible le matériel open-source. Wishbone a comme prétention d'être un "bus logique". Il ne spécifie donc pas d'information électrique ou de topologie de bus. Ainsi, la spécification est écrite en termes de "signaux", cycles d'horloge, et niveau logiques hauts et bas. Cette ambigüité est intentionnelle. Wishbone est fait pour laisser les concepteurs combiner plusieurs conceptions décrites en Verilog, VHDL ou un autre langage de description logique pour la Conception assistée par ordinateur pour l'électronique. Wishbone fournit une façon standard pour les concepteurs de combiner ces conceptions matérielles (appelées "cœurs" - core en anglais).Wishbone est défini pour avoir des bus 8, 16, 32 bits. Tous les signaux sont synchrones à une horloge unique mais les réponses des esclaves peuvent être générées de manière combinatoires pour un maximum de performances. Wishbone permet l'addition d'un "tag bus" pour décrire les données. Mais un reset, une simple lecture adressée ou son écriture, mouvement des blocs de données, et les cycles indivisibles du bus cycles travaillent tous sans tags. (fr)
- The Wishbone Bus is an open source hardware computer bus intended to let the parts of an integrated circuit communicate with each other. The aim is to allow the connection of differing cores to each other inside of a chip. The Wishbone Bus is used by many designs in the OpenCores project. Wishbone is intended as a "logic bus". It does not specify electrical information or the bus topology. Instead, the specification is written in terms of "signals", clock cycles, and high and low levels. This ambiguity is intentional. Wishbone is made to let designers combine several designs written in Verilog, VHDL or some other logic-description language for electronic design automation (EDA). Wishbone provides a standard way for designers to combine these hardware logic designs (called "cores").Wishbone is defined to have 8, 16, 32, and 64-bit buses. All signals are synchronous to a single clock but some slave responses must be generated combinatorially for maximum performance. Wishbone permits addition of a "tag bus" to describe the data. But reset, simple addressed reads and writes, movement of blocks of data, and indivisible bus cycles all work without tags. Wishbone is open source. To prevent preemption of its technologies by aggressive patenting, the Wishbone specification includes examples of prior art, to prove its concepts are in the public domain. A device does not conform to the Wishbone specification unless it includes a data sheet that describes what it does, bus width, utilization, etc. Promoting reuse of a design requires the data sheet. Making a design reusable in turn makes it easier to share with others. The Simple Bus Architecture is a simplified version of the Wishbone specification. (en)
- Шина Wishbone — параллельная компьютерная шина для объединения модулей в системе на кристалле. Шина описана в открытой спецификации, и широко используется в проектах цифровых систем с открытым исходным кодом на сайте OpenCores.org. Изначально шина была создана корпорацией Silicore Corporation. Стандарт допускает присутствие нескольких ведущих устройств в системе, а также различные топологии соединения модулей. Общие характеристики:
* ширина шин адреса и данных: 8, 16, 32, 64 бит
* тип шины: параллельная
* внутренняя шина, используется только для соединения модулей на кристалле
* нет возможности «горячего» подключения (ru)
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| invent-name
| - Silicore Corporation (en)
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