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Namespace Prefixes

PrefixIRI
dbthttp://dbpedia.org/resource/Template:
n37http://www.eng.tau.ac.il/~guy/Computer_Structure03/slides/
wikipedia-enhttp://en.wikipedia.org/wiki/
dbrhttp://dbpedia.org/resource/
dbpedia-shhttp://sh.dbpedia.org/resource/
n35http://tl.dbpedia.org/resource/
dbpedia-frhttp://fr.dbpedia.org/resource/
dctermshttp://purl.org/dc/terms/
n25http://www.csee.umbc.edu/courses/undergraduate/411/spring96/
rdfshttp://www.w3.org/2000/01/rdf-schema#
rdfhttp://www.w3.org/1999/02/22-rdf-syntax-ns#
dbphttp://dbpedia.org/property/
xsdhhttp://www.w3.org/2001/XMLSchema#
n26http://citeseerx.ist.psu.edu/viewdoc/
dbohttp://dbpedia.org/ontology/
dbpedia-srhttp://sr.dbpedia.org/resource/
n34http://users.elis.ugent.be/escape/
dbpedia-huhttp://hu.dbpedia.org/resource/
dbpedia-jahttp://ja.dbpedia.org/resource/
n15http://dbpedia.org/resource/TCP/
dbchttp://dbpedia.org/resource/Category:
n39https://web.archive.org/web/20080117091139/http:/cs.uns.edu.ar/~jechaiz/arquitectura/windlx/
dbpedia-dehttp://de.dbpedia.org/resource/
dbpedia-plhttp://pl.dbpedia.org/resource/
yagohttp://dbpedia.org/class/yago/
dbpedia-ruhttp://ru.dbpedia.org/resource/
n38http://opencores.org/
wikidatahttp://www.wikidata.org/entity/
goldhttp://purl.org/linguistics/gold/
yago-reshttp://yago-knowledge.org/resource/
n33https://global.dbpedia.org/id/
n9http://sourceforge.net/projects/opendlx/
dbpedia-ithttp://it.dbpedia.org/resource/
n36https://www.haverford.edu/computer-science/resources/
provhttp://www.w3.org/ns/prov#
foafhttp://xmlns.com/foaf/0.1/
n30https://archive.org/details/
dbpedia-eshttp://es.dbpedia.org/resource/
freebasehttp://rdf.freebase.com/ns/
n4http://www.davidviner.com/
owlhttp://www.w3.org/2002/07/owl#

Statements

Subject Item
dbr:DLX
rdf:type
dbo:Company yago:Building102913152 yago:Architecture102734725 yago:Whole100003553 yago:WikicatInstructionSetArchitectures yago:Structure104341686 yago:Artifact100021939 yago:Object100002684 yago:YagoGeoEntity yago:YagoPermanentlyLocatedEntity yago:PhysicalEntity100001930
rdfs:label
DLX DLX (informatica) DLX DLX DLX DLX-Prozessor DLX Architektura DLX
rdfs:comment
DLX（「デラックス」と発音）は、ジョン・ヘネシーとデイビッド・パターソンが設計したRISCアーキテクチャ。ヘネシーはMIPS、パターソンは の設計者である。 DLXは基本的にMIPSアーキテクチャを現代的に整理して単純化したものである。単純な32ビットのロード/ストア・アーキテクチャであり、現代の実際の MIPS CPU とはあまり似ていない。DLXは教育用を第一に意図しており、そのデザインは大学レベルのコンピュータアーキテクチャの教育に広く採用されている。 DLXをそのまま実装したハードウェアは存在しないし、DLX向けの最適化コンパイラも存在しない。DLXをハードウェアで実装した場合、現代の MIPS CPU と遜色ない性能を発揮するだろうと予想されている。しかし、アーキテクチャを集中管理する者がおらず、このCPUコアを実装したVHDLステートマシンも存在しない。 Der DLX-Mikroprozessor (Aussprache: Deluxe) ist eine hypothetische Prozessorarchitektur, die von John L. Hennessy und David A. Patterson (den ursprünglichen Designern der MIPS- und Berkeley-RISC-Architektur) entwickelt wurde. Er wurde in dem – von beiden gemeinsam verfassten – Buch Computer Architecture: A Quantitative Approach vorgestellt. Der DLX-Prozessor wird mit einem RISC-Befehlssatz angesteuert und besitzt 32 Register. Es gibt DLX-Simulatoren, die die unterschiedlichen Pipelinestufen grafisch darstellen und Assembler-Befehle interpretieren. Solche werden an einigen Hochschulen in Vorlesungen zur hardwarenahen Programmierung benutzt. Architektura DLX (wym. Deluxe) – architektura procesora typu RISC, zaprojektowana w latach 90. przez Johna Hennessy’ego oraz – głównych twórców architektur odpowiednio i . DLX jest 32-bitową, zmodyfikowaną i uproszczoną wersją architektury MIPS. Została stworzona głównie w celach dydaktycznych i jest wykorzystywana w ramach akademickich kursów architektury i organizacji komputerów, najczęściej z wykorzystaniem symulatorów, przedstawiających graficznie etapy potoku oraz interpretujących programy asemblerowe. DLX — учебная 32-битная конвейерная микропроцессорная RISC-архитектура, разработанная Джоном Хеннесси и Дэвидом Паттерсоном (архитекторами архитектур MIPS и соответственно). DLX является упрощенным MIPS и имеет архитектуру load/store. Предназначен, в основном, для обучения и широко используется в университетских курсах по архитектуре компьютеров. DLX, так же как и MIPS использует конвейер, состоящий из 5 стадий: DLX è un'architettura per microprocessori RISC sviluppata da John L. Hennessy e David A. Patterson, i principali sviluppatori dell'architettura MIPS e del progetto Berkeley RISC i due progetti che diedero via all'epoca RISC. The DLX (pronounced "Deluxe") is a RISC processor architecture designed by John L. Hennessy and David A. Patterson, the principal designers of the Stanford MIPS and the Berkeley RISC designs (respectively), the two benchmark examples of RISC design (named after the Berkeley design). Le DLX est un design de microprocesseur RISC effectué par John L. Hennessy et , les principaux créateurs respectivement des modèles MIPS et , les deux types repères de la famille RISC. Le DLX est principalement un MIPS simplifié avec une architecture 32 bits à chargement/enregistrement. Destiné initialement à l'enseignement, le design DLX est très utilisé dans les cours d'architecture des calculateurs, dans l'enseignement supérieur. El DLX es un microprocesador RISC diseñado por John Hennessy y David A. Patterson, los diseñadores principales de la arquitectura MIPS y de (respectivamente), los dos ejemplos de la arquitectura RISC. El DLX es básicamente un MIPS revisado y simplificado con una arquitectura simple de carga/almacenamiento de 32 bits. Pensado principalmente para propósitos educativos, se utiliza ampliamente en cursos de nivel universitario sobre arquitectura de computadores.
dbp:name
DLX
dcterms:subject
dbc:Educational_abstract_machines dbc:Instruction_set_architectures
dbo:wikiPageID
482305
dbo:wikiPageRevisionID
1099352828
dbo:wikiPageWikiLink
dbr:Prototype_Verification_System dbr:Little_Computer_3 dbr:Instruction_pipeline dbc:Instruction_set_architectures n15:IP dbr:Instruction_register dbr:MDMX dbr:Wishbone_(computer_bus) dbr:Educational_programming_language dbc:Educational_abstract_machines dbr:Register–register_architecture dbr:Classic_RISC_pipeline dbr:NOP_(code) dbr:FPGA dbr:David_Patterson_(computer_scientist) dbr:Floating_point_unit dbr:Arithmetic_logic_unit dbr:Berkeley_RISC dbr:MIPS_architecture dbr:OpenRISC dbr:David_A._Patterson_(scientist) dbr:Instruction_set_architecture dbr:Central_processing_unit dbr:Stanford_MIPS dbr:John_L._Hennessy dbr:Morgan_Kaufmann dbr:Load–store_architecture dbr:Verilog dbr:Bi-endian dbr:University dbr:Opcode dbr:MicroBlaze dbr:ASIC dbr:Soft_microprocessor dbr:MIX dbr:Computer_architecture dbr:MMIX dbr:Reduced_instruction_set_computer dbr:32-bit_computing dbr:MikroSim dbr:MIPS-3D dbr:Xilinx
dbo:wikiPageExternalLink
n4:dlx.html n9: n25:dlx.html n26:download;jsessionid=F3092E4572A237F069257DFF168CB07A%3Fdoi=10.1.1.217.2251&rep=rep1&type=pdf n30:computerarchitec00patt n30:computerorganiza00henn n34: n36:hera n37:instructions.pdf n38:project,aspida n39:windlx.html
owl:sameAs
dbpedia-de:DLX-Prozessor dbpedia-hu:DLX freebase:m.02ftdf dbpedia-fr:DLX dbpedia-ja:DLX dbpedia-ru:DLX dbpedia-sh:DLX_(arhitektura_procesora) dbpedia-sr:DLX_(архитектура_процесора) dbpedia-pl:Architektura_DLX wikidata:Q362451 dbpedia-es:DLX yago-res:DLX n33:3Lqg2 n35:DLX dbpedia-it:DLX_(informatica)
dbp:wikiPageUsesTemplate
dbt:Cite_book dbt:RISC-based_processor_architectures dbt:Soft_microprocessors dbt:Infobox_CPU_architecture dbt:About
dbp:design
RISC
dbp:designer
John L. Hennessy and David A. Patterson
dbp:encoding
Fixed
dbp:introduced
1994
dbp:open
Yes
dbp:type
dbr:Register–register_architecture dbr:Load–store_architecture
dbp:version
1
dbo:abstract
DLX — учебная 32-битная конвейерная микропроцессорная RISC-архитектура, разработанная Джоном Хеннесси и Дэвидом Паттерсоном (архитекторами архитектур MIPS и соответственно). DLX является упрощенным MIPS и имеет архитектуру load/store. Предназначен, в основном, для обучения и широко используется в университетских курсах по архитектуре компьютеров. Инструкции DLX кодируются в 32 бита и делятся на 3 типа: R, I, J. R-инструкции работают только над регистрами, в них кодируется три номера регистров. I-инструкции кодируют 2 регистра и имеют 16 битную константу (immediate). J-инструкции являются инструкциями перехода и содержат 26-битный адрес. Опкоды шестибитные, таким образом возможно 64 базовые инструкции. Для выбора одного из 32 регистров требуется 5 бит. Для инструкции R-типа это означает, что из 32 бит машинного слова используется лишь 21 бит, поэтому в оставшихся 6 битах могут быть закодированы расширенные инструкции (они также могут работать лишь с регистрами). Они полезны для реализации таких блоков как FPU. DLX, так же как и MIPS использует конвейер, состоящий из 5 стадий: * IF — получение инструкции (англ. Instruction Fetch); * ID — декодирование инструкции (англ. Instruction Decode); * EX — выполнение (англ. Execute); * MEM — доступ к памяти (англ. Memory access); * WB — запись в регистр (англ. Writeback); El DLX es un microprocesador RISC diseñado por John Hennessy y David A. Patterson, los diseñadores principales de la arquitectura MIPS y de (respectivamente), los dos ejemplos de la arquitectura RISC. El DLX es básicamente un MIPS revisado y simplificado con una arquitectura simple de carga/almacenamiento de 32 bits. Pensado principalmente para propósitos educativos, se utiliza ampliamente en cursos de nivel universitario sobre arquitectura de computadores. Las instrucciones DLX se pueden separar en, tipo R, tipo I y tipo J. Las instrucciones de tipo R son instrucciones de registro puras, con un operando y tres registros contenidos en la palabra de 32 bits. Las de tipo I son similares, pero solo incluyen un registro, y usan los otros 16bits empleados en las de tipo R para indicar los otros dos registros para almacenar valores inmediatos. Por último, las de tipo J son saltos, conteniendo un operando y una dirección de 26 bits. Los opcodes tienen una longitud de 6 bits, lo que hacen un total de 64 posibles instrucciones básicas. Hacen falta 5 bits para seleccionar uno de los 32 registros. En el caso de las instrucciones de tipo J solo 18 de los 32 bits de la palabra son usados, lo que implica que los 6 bits más bajos se puedan emplear para indicar "instrucciones extendidas". Esto permite al DLX más de 64 instrucciones, siempre y cuando solo trabajen con registros. Es útil para, por ejemplo, el soporte de Unidad de coma flotante. El DLX, como el MIPS, basa su rendimiento en el uso de la segmentación de cauce o pipeline. En el diseño DLX es un ejemplo sencillo, un concepto clásico del RISC. La segmentación de cauce tiene cinco etapas: * IF - Unidad de obtención de instrucción. Típicamente referida como la "unidad de carga" en terminología moderna. * ID - Unidad de decodificación de instrucción. Esta unidad toma la instrucción del IF, y extrae el opcode y los operandos. También obtiene los valores en registros si es necesario. * EX - Unidad de ejecución. Ejecuta la instrucción, normalmente referido como ALU en terminología moderna. * MEM - Unidad de acceso a memoria. Obtiene datos de la memoria, Controlada desde el ID y el EX. * WB - WriteBack unit. Llamada a la unidad de almacenamiento en terminología moderna. En el diseño MIPS original uno de los métodos para ganar rendimiento era forzar la finalización de cada instrucción en un ciclo, forzando al compilador a insertar instrucciones NOP en los casos en los que la instrucción fuera a tardar más, como por ejemplo, en accesos a memoria. En el DLX se usó una aproximación más moderna a instrucciones largas, utilizando un sistema de reenvío de información (data-forwarding) e instrucciones de reordenación. Así las instrucciones que tardan más en ejecutarse son "retenidas" en sus unidades y reinsertadas en la cadena de ejecución cuando se completan. Externamente parece que la ejecución se realizara de forma lineal. DLX è un'architettura per microprocessori RISC sviluppata da John L. Hennessy e David A. Patterson, i principali sviluppatori dell'architettura MIPS e del progetto Berkeley RISC i due progetti che diedero via all'epoca RISC. Le DLX est un design de microprocesseur RISC effectué par John L. Hennessy et , les principaux créateurs respectivement des modèles MIPS et , les deux types repères de la famille RISC. Le DLX est principalement un MIPS simplifié avec une architecture 32 bits à chargement/enregistrement. Destiné initialement à l'enseignement, le design DLX est très utilisé dans les cours d'architecture des calculateurs, dans l'enseignement supérieur. Les instructions DLX peuvent être classées en trois types : type R, type I et type J. Les instructions de type R sont des instructions de registres uniquement, avec un opérande et trois numéros de registres dans un mot de 32 bits. Les instructions de type I sont similaires, mais n'incluent qu'un numéro de registre et utilisent les 16 bits restants pour embarquer une valeur immédiate. Les instructions de type J sont des sauts (jumps en anglais), contenant un opérande et une adresse 26 bits. Les instructions sont de longueur 6 bits, pour un total de 64 instructions basiques. 5 bits sont requis pour sélectionner un registre parmi 32. Dans le cas des instructions de type R, ceci signifie que seuls 21 bits des 32 bits sont utilisés, ce qui permet d'utiliser les 6 bits de poids faible comme "instructions étendues". Ceci permet au DLX de supporter plus de 64 instructions, tant que ces instructions fonctionnent uniquement sur les registres. C'est utile par exemple pour gérer une FPU. Le DLX, tout comme le MIPS, base ses performances sur l'utilisation d'une pipeline d'instructions. Dans le design DLX, elle est relativement simple, du type RISC. Cette pipeline contient cinq étages : * IF : Instruction Fetch, chargement de l'instruction * ID : Instruction Decode, l'unité reçoit l'instruction d'IF, et en extrait l'opérateur et les opérandes, elle récupère également les valeurs des registres si elles sont requises par l'opération * EX : Execute, effectue l'instruction, c'est l'UAL. Elle est divisée en trois unité de calcul sur les flottants (multiplieur, additionneur, diviseur) et une sur les entiers. * MEM : Memory access, charge les données depuis la mémoire centrale, sous le contrôle des instructions d'IE et EX. * WB : Write Back, enregistre les résultats de l'instruction. Dans le MIPS original, une des méthodes utilisées pour améliorer les performances était de forcer l'exécution de toutes les instructions en un cycle, obligeant le compilateur à insérer des "noops" dans les cas où une instruction demanderait plus de temps, pour des accès mémoire par exemple. Pour le design du DLX, une approche plus moderne a été utilisée pour les instructions lentes, utilisant un système de retransfert de données et de reclassement des instructions. Dans ce cas les instructions nécessitant plus de cycles sont "bloquées" (stalled en anglais) dans leur unités, puis ré-insérées dans le flux des instructions quand elles se finissent. Globalement, l'exécution paraît s'être effectuée linéairement. DLX（「デラックス」と発音）は、ジョン・ヘネシーとデイビッド・パターソンが設計したRISCアーキテクチャ。ヘネシーはMIPS、パターソンは の設計者である。 DLXは基本的にMIPSアーキテクチャを現代的に整理して単純化したものである。単純な32ビットのロード/ストア・アーキテクチャであり、現代の実際の MIPS CPU とはあまり似ていない。DLXは教育用を第一に意図しており、そのデザインは大学レベルのコンピュータアーキテクチャの教育に広く採用されている。 DLXをそのまま実装したハードウェアは存在しないし、DLX向けの最適化コンパイラも存在しない。DLXをハードウェアで実装した場合、現代の MIPS CPU と遜色ない性能を発揮するだろうと予想されている。しかし、アーキテクチャを集中管理する者がおらず、このCPUコアを実装したVHDLステートマシンも存在しない。 Der DLX-Mikroprozessor (Aussprache: Deluxe) ist eine hypothetische Prozessorarchitektur, die von John L. Hennessy und David A. Patterson (den ursprünglichen Designern der MIPS- und Berkeley-RISC-Architektur) entwickelt wurde. Er wurde in dem – von beiden gemeinsam verfassten – Buch Computer Architecture: A Quantitative Approach vorgestellt. Der DLX-Prozessor wird mit einem RISC-Befehlssatz angesteuert und besitzt 32 Register. Es gibt DLX-Simulatoren, die die unterschiedlichen Pipelinestufen grafisch darstellen und Assembler-Befehle interpretieren. Solche werden an einigen Hochschulen in Vorlesungen zur hardwarenahen Programmierung benutzt. The DLX (pronounced "Deluxe") is a RISC processor architecture designed by John L. Hennessy and David A. Patterson, the principal designers of the Stanford MIPS and the Berkeley RISC designs (respectively), the two benchmark examples of RISC design (named after the Berkeley design). The DLX is essentially a cleaned up (and modernized) simplified Stanford MIPS CPU. The DLX has a simple 32-bit load/store architecture, somewhat unlike the modern MIPS architecture CPU. As the DLX was intended primarily for teaching purposes, the DLX design is widely used in university-level computer architecture courses. There are two known "softcore" hardware implementations: ASPIDA and VAMP. The ASPIDA project resulted in a core with many nice features: it is open source, supports Wishbone, has an asynchronous design, supports multiple ISAs, and is ASIC proven. VAMP is a DLX-variant that was mathematically verified as part of Verisoft project. It was specified with PVS, implemented in Verilog, and runs on a Xilinx FPGA. A full stack from compiler to kernel to TCP/IP was built on it. Architektura DLX (wym. Deluxe) – architektura procesora typu RISC, zaprojektowana w latach 90. przez Johna Hennessy’ego oraz – głównych twórców architektur odpowiednio i . DLX jest 32-bitową, zmodyfikowaną i uproszczoną wersją architektury MIPS. Została stworzona głównie w celach dydaktycznych i jest wykorzystywana w ramach akademickich kursów architektury i organizacji komputerów, najczęściej z wykorzystaniem symulatorów, przedstawiających graficznie etapy potoku oraz interpretujących programy asemblerowe.
dbp:bits
32
dbp:branching
Condition register
dbp:endianness
dbr:Bi-endian
dbp:extensions
None, but MDMX & MIPS-3D could be used
dbp:fpr
32
dbp:gpr
32
gold:hypernym
dbr:Architecture
prov:wasDerivedFrom
wikipedia-en:DLX?oldid=1099352828&ns=0
dbo:wikiPageLength
7672
foaf:isPrimaryTopicOf
wikipedia-en:DLX