About: Standard cell

Facets (new session)
Description
Metadata
Settings
- Rule:
- Inverse Functional Properties:
- "Same As":

About: Standard cell Goto Sponge NotDistinct Permalink

An Entity of Type : dbo:Software, within Data Space : dbpedia.demo.openlinksw.com associated with source document(s)
QRcode icon

http://dbpedia.demo.openlinksw.com/c/2iHXDzjbP9

In semiconductor design, standard cell methodology is a method of designing application-specific integrated circuits (ASICs) with mostly digital-logic features. Standard cell methodology is an example of design abstraction, whereby a low-level very-large-scale integration (VLSI) layout is encapsulated into an abstract logic representation (such as a NAND gate).

Attributes	Values
rdf:type	software
rdfs:label	Cèl·lula estàndard (ca) Standardzelle (de) 표준셀 (ko) Standard cell (en) Проектирование на основе стандартных ячеек (ru) 标准单元 (zh)
rdfs:comment	표준셀 또는 스탠더드 셀(Standard cell)은 집적회로의 설계 속도를 높이기 위해 사용하는 미리 만들어 놓은 논리소자이다. 하나 이상의 트랜지스터로 구성된다. 이 문서에는 다음커뮤니케이션(현 카카오)에서 GFDL 또는 CC-SA 라이선스로 배포한 글로벌 세계대백과사전의 내용을 기초로 작성된 글이 포함되어 있습니다. (ko) Проектирование на основе стандартных ячеек (англ. standard cell) — метод проектирования интегральных схем с преобладанием цифровых элементов. В данном методе наиболее низкий уровень проектирования СБИС скрыт от проектировщика абстрактными логическими элементами (например, узел NAND). Методология проектирования на базе ячеек позволяет одним разработчикам сфокусироваться на высокоуровневом аспекте цифрового дизайна, когда другие разработчики работают над физическими реализациями ячеек. Вместе с достижениями полупроводникового производства методология стандартных ячеек отвечает за возможность проектирования как простых интегральных схем (до нескольких тысяч транзисторов), так и сложнейших СБИС и систем на кристалле (СнК) с числом транзисторов, достигающем десятков миллиардов. (ru) 在半导体设计中，标准单元设计方法是指一种特殊應用積體電路设计中使用数字逻辑的方法。一个标准单元是指一系列由晶体管和连线结构组成的具有布尔逻辑功能或者触发功能的数字单元。 (zh) Standardzelle steht im mikroelektronischen Entwurf für eine festgelegte Implementierung eines Logikgatters, das für den Einsatz in komplexen digitalen Schaltungen konzipiert wurde. Bei Standardzellen steht das Layout des Einzelgatters vor Entwurfsbeginn bereits fest. Der Entwurf mit Standardzellen vermindert das Risiko von Fehlfunktionen, da sich der Verifikationsaufwand für eine damit entworfene Schaltung drastisch reduzieren lässt. Im Gegensatz dazu kann beim manuellen Layout größerer Digitalschaltungen die Gesamtfläche zusätzlich minimiert werden. (de) In semiconductor design, standard cell methodology is a method of designing application-specific integrated circuits (ASICs) with mostly digital-logic features. Standard cell methodology is an example of design abstraction, whereby a low-level very-large-scale integration (VLSI) layout is encapsulated into an abstract logic representation (such as a NAND gate). (en)
foaf:depiction
dct:subject	Electronic design automation Logic gates
Wikipage page ID	1936117 (xsd:integer)
Wikipage revision ID	1118573491 (xsd:integer)
Link from a Wikipage to another Wikipage	Boolean algebra (logic) Electronic design automation Application-specific integrated circuit VLSI Verilog Design rule checking Integrated circuit Integrated circuit layout Integrated Circuits 130 nanometer SPICE Gate equivalent Netlist OR gate Electronic Design Automation Graphical User Interface Very-large-scale integration State transition table Complex programmable logic device Placement (EDA) Adder (electronics) Truth table Circuit Design Layout Versus Schematic Foundry Register-transfer level High-level synthesis AND gate Logic gates Synopsys CMOS Field-programmable gate array System on a chip Semiconductor VHDL-VITAL Logic Synthesis Place and route Very Large Scale Integration Parasitic extraction Sequential logic XOR Routing (EDA) Design Automation Layout Extraction Format Computer Aided Design Semiconductor manufacturing Logic function Negated AND gate Structured ASIC XNOR dbr:Liberty_(EDA)
Link from a Wikipage to an external page	http://freepdk.ecen.okstate.edu/ http://www.chipx.com/ http://www.vlsitechnology.org/ http://www.vtvt.ece.vt.edu/vlsidesign/cell.php http://www.siliconmentor.com/low-power-standard-cell-design/
sameAs	Standard cell Standard cell Standard cell Standard cell Standard cell Standard cell Standard cell Standard cell
dbp:wikiPageUsesTemplate	dbt:For dbt:Reflist dbt:Digital_systems
thumbnail	wiki-commons:Special:FilePath/Silicon_chip_3d.png?width=300
has abstract	Standardzelle steht im mikroelektronischen Entwurf für eine festgelegte Implementierung eines Logikgatters, das für den Einsatz in komplexen digitalen Schaltungen konzipiert wurde. Bei Standardzellen steht das Layout des Einzelgatters vor Entwurfsbeginn bereits fest. Der Entwurf mit Standardzellen vermindert das Risiko von Fehlfunktionen, da sich der Verifikationsaufwand für eine damit entworfene Schaltung drastisch reduzieren lässt. Im Gegensatz dazu kann beim manuellen Layout größerer Digitalschaltungen die Gesamtfläche zusätzlich minimiert werden. Standardzellen werden spezifisch für einen Herstellungsprozess entworfen und bereits vor dem Anlauf der Massenfertigung mit geeigneten Teststrukturen gemessen und charakterisiert. Damit werden die kompletten Schaltungseigenschaften über den geplanten Betriebsbereich (Spannung, Temperatur) erfasst und in entsprechende Simulationsmodelle umgesetzt. Die Komplexität von Standardzellen reicht von einfachsten Zellen (Inverter aus zwei Transistoren) typisch bis zum Flipflop (bis zu ca. 25 Transistoren). (de) In semiconductor design, standard cell methodology is a method of designing application-specific integrated circuits (ASICs) with mostly digital-logic features. Standard cell methodology is an example of design abstraction, whereby a low-level very-large-scale integration (VLSI) layout is encapsulated into an abstract logic representation (such as a NAND gate). Cell-based methodology — the general class to which standard cells belong — makes it possible for one designer to focus on the high-level (logical function) aspect of digital design, while another designer focuses on the implementation (physical) aspect. Along with semiconductor manufacturing advances, standard cell methodology has helped designers scale ASICs from comparatively simple single-function ICs (of several thousand gates), to complex multi-million gate system-on-a-chip (SoC) devices. (en) 표준셀 또는 스탠더드 셀(Standard cell)은 집적회로의 설계 속도를 높이기 위해 사용하는 미리 만들어 놓은 논리소자이다. 하나 이상의 트랜지스터로 구성된다. 이 문서에는 다음커뮤니케이션(현 카카오)에서 GFDL 또는 CC-SA 라이선스로 배포한 글로벌 세계대백과사전의 내용을 기초로 작성된 글이 포함되어 있습니다. (ko) Проектирование на основе стандартных ячеек (англ. standard cell) — метод проектирования интегральных схем с преобладанием цифровых элементов. В данном методе наиболее низкий уровень проектирования СБИС скрыт от проектировщика абстрактными логическими элементами (например, узел NAND). Методология проектирования на базе ячеек позволяет одним разработчикам сфокусироваться на высокоуровневом аспекте цифрового дизайна, когда другие разработчики работают над физическими реализациями ячеек. Вместе с достижениями полупроводникового производства методология стандартных ячеек отвечает за возможность проектирования как простых интегральных схем (до нескольких тысяч транзисторов), так и сложнейших СБИС и систем на кристалле (СнК) с числом транзисторов, достигающем десятков миллиардов. (ru) 在半导体设计中，标准单元设计方法是指一种特殊應用積體電路设计中使用数字逻辑的方法。一个标准单元是指一系列由晶体管和连线结构组成的具有布尔逻辑功能或者触发功能的数字单元。 (zh)
gold:hypernym	Method
prov:wasDerivedFrom	wikipedia-en:Standard_cell?oldid=1118573491&ns=0
page length (characters) of wiki page	15092 (xsd:nonNegativeInteger)
foaf:isPrimaryTopicOf	wikipedia-en:Standard_cell
is Link from a Wikipage to another Wikipage of	Application-specific integrated circuit Integrated circuit design Integrated circuit layout

Faceted Search & Find service v1.17_git147 as of Sep 06 2024

Alternative Linked Data Documents: ODE Content Formats:

RDF

ODATA

Microdata

About

OpenLink Virtuoso version 08.03.3331 as of Sep 2 2024, on Linux (x86_64-generic-linux-glibc212), Single-Server Edition (378 GB total memory, 58 GB memory in use)
Data on this page belongs to its respective rights holders.
Virtuoso Faceted Browser Copyright © 2009-2024 OpenLink Software